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    形成鍵結半導體結構之方法包含形成穿透晶圓互連使之貫穿一第一底材結構之一材料層，將一個或多個半導體結構鍵結在該材料層上方，以及使該些半導體結構在電性上與該些穿透晶圓互連耦合。在該些已處理半導體結構相反於該第一底材結構之一面，將一第二底材結構鍵結在該些已處理半導體結構上方。然後移除該第一底材結構之一部分，留下其中有該些穿透晶圓互連之材料層附著至該些已處理半導體結構。接著，使至少一個穿透晶圓互連在電性上耦合至另一結構之一導電部件，之後，該第二底材結構便可移除。應用此等方法形成之鍵結半導體結構。
    公开号:TW201308447A
    申请号:TW101125167
    申请日:2012-07-12
    公开日:2013-02-16
    发明作者:Bich-Yen Nguyen；Mariam Sadaka
    申请人:Soitec Silicon On Insulator；
    IPC主号:H01L21-00
    专利说明:
    在三度空間集積製程中使用可回收底材形成接合半導體構造之方法及應用此等方法形成之接合半導體構造
    本發明與利用三度空間集積(three-dimensional integration)技術形成鍵結半導體結構之方法及應用此等方法所形成之鍵結半導體結構有關。
    兩個或更多個半導體結構的三度空間集積(3D integration)可替微電子應用帶來許多好處。舉例而言，微電子組件的三度空間集積可以改進電性能及功率消耗，同時減少元件所佔面積。相關資料可參見諸如P.Garrou等人所編之《The Handbook of 3D Integration》(Wiley-VCH出版，2008年)。
    半導體結構的三度空間集積可以透過以下方式或該些方式之組合而達到：將一半導體晶粒附著至其他的一個或多個半導體晶粒(亦即晶粒對晶粒(D2D))，將一半導體晶粒附著至一個或多個半導體晶圓(亦即晶粒對晶圓(D2W))，以及將一半導體晶圓附著至其他的一個或多個半導體晶圓(亦即晶圓對晶圓(W2W))。
    將一半導體結構鍵結至另一半導體結構所用之鍵結技術可以不同方式分類，一種是按兩個半導體結構間有無一層中間材料將兩者鍵結在一起而分類，第二種則是按鍵結界面是否允許電子(亦即電流)通過該界面而分類。所謂的「直接鍵結方法」，乃是在兩個半導體結構間建立直接的固體對固體化學鍵以將其鍵結在一起，無需在這兩個半導體結構間使用中間鍵結材料之方法。目前已發展出金屬對金屬之直接鍵結方法，可將一第一半導體結構中一表面上之金屬材料鍵結至一第二半導體結構中一表面上之金屬材料。
    金屬對金屬之直接鍵結方法亦可以按各方法操作時的溫度範圍加以分類。例如，一些金屬對金屬之直接鍵結方法是在相對高溫下進行，因此會造成鍵結界面處之金屬材料至少有部分熔化。此等直接鍵結製程可能不適合用於鍵結含有一個或多個元件結構之已處理半導體結構，因其相對高溫可能對之前已形成之元件結構有不利影響。
    「熱壓鍵結」方法乃是在介於攝氏200度(200℃)及大約攝氏500度(500℃)間之增溫環境下，通常為介於大約攝氏300度(300℃)及大約攝氏400度(400℃)之間，在鍵結表面間施加壓力之直接鍵結方法。
    其他直接鍵結方法目前也已發展出來，該些方法可以在攝氏200度(200℃)或更低之溫度下進行。對於在攝氏200度(200℃)或更低溫度下進行之此等直接鍵結製程，本說明書稱為「超低溫」直接鍵結方法。超低溫直接鍵結方法可以經由仔細移除表面雜質及表面化合物(例如原生氧化層)，以及經由在原子級尺度上增加兩個表面間緊密接觸之面積而實施。兩個表面間緊密接觸之面積通常經由以下方式達成：研磨該些鍵結表面以降低其表面粗度至接近原子級尺度之數值、於鍵結表面間施加壓力以造成塑性形變、或同時研磨鍵結表面及施加壓力以達到此種塑性形變。
    一些超低溫直接鍵結方法之實施可以不需在鍵結表面間之鍵結界面施加壓力，但在其他超低溫直接鍵結方法中，為了在鍵結界面達到合適的鍵結強度，可以在鍵結表面間之鍵結界面施加壓力。在本發明所屬技術領域中，於鍵結表面間施加壓力之超低溫直接鍵結方法通常稱為「表面輔助鍵結(surface assisted bonding)」或「SAB」方法。因此在本說明書中，「表面輔助鍵結」及「SAB」係指並包括在攝氏200度(200℃)或更低之溫度下，將一第一材料緊靠一第二材料，並在該些鍵結表面間之鍵結界面施加壓力，以使該第一材料直接鍵結至該第二材料之任何直接鍵結製程。
    矽(Si)及玻璃底材普遍被認為是基底底材，可在其上製作半導體元件以實現高帶寬效能(bandwidth performance)，亦可用於第一階層的異質三度空間整合(heterogeneous three-dimensional integration)。一般而言，中介層為包含多層材料的平面結構，在三度空間集積製程中，中介層會被插入兩個或更多個不同的晶粒及/或晶圓間。中介層會使用於三維積體電路(3D-IC)整合期間之中間處理步驟。發展矽中介層的主要原因在於對高密度之晶片對封裝互連(chip-to-package interconnect)的大量需求、熱膨脹係數(CTE)的匹配(例如矽上矽)，以及對於將被動元件(例如電阻器、電感器等等)整合至中介層的重視。舉例而言，中介層除了包含去耦合電容器及電壓調節器外，還可包含穿透底材通孔(TSV)。此外，利用矽中介層亦可達到大幅減少外觀尺寸的目的。
    在矽中介層內形成穿透底材通孔(TSV)及在矽中介層上形成重分佈層(RDL)後，矽中介層通常便會被薄化。此等薄化製程常會涉及昂貴矽材料的損耗。此外，以銅填充的TSV層及RDL層也常隨著中介層被薄化。而在形成TSV層及RDL層後，以及在薄化中介層後，機械應變可能會在中介層內產生。此一應變可能造成中介層翹曲變形，從而導致中介層的斷裂或其他機械性損壞。翹曲變形的中介層也可能使裝配在中介層上的已知良品(KGD)翹曲變形，因而顯著影響製作在中介層上面或上方之可操作元件之良率。
    本概要之提供旨在以簡要形式介紹一系列概念。該些概念將在本發明示範性實施例中進一步詳述。本概要之用意並非指出所主張專利標的之主要特點或基本特點，亦非用於限制所主張專利標的之範圍。
    在一些實施例中，本發明包含使用可回收底材之三度空間集積技術，並就克服因中介層內產生應變而普遍造成良率受限此一難題提供解決之道。此外，一些實施例可能涉及在三度空間集積製程中允許在低溫及低壓下將結構對準並鍵結起來之直接鍵結技術。
    在一些實施例中，本發明包括形成鍵結半導體結構之方法。依照此等方法，可以提供一第一底材結構，使之在相對較厚之一底材本體上包含相對較薄之一材料層。形成多個穿透晶圓互連(through wafer interconnect)並使之貫穿該第一底材結構之較薄材料層。在該第一底材結構之較薄材料層相反於該較厚底材本體之一面，將至少一個已處理半導體結構鍵結在該較薄材料層上方，並使該至少一個已處理半導體結構之至少一個導電部件在電性上與該些穿透晶圓互連中至少一個穿透晶圓互連耦合。在該至少一個已處理半導體結構相反於該第一底材結構之一面，將一第二底材結構鍵結至該至少一個已處理半導體結構上方。移除該第一底材結構之較厚底材本體，留下該第一底材結構之較薄材料層鍵結至該至少一個已處理半導體結構。該些穿透晶圓互連中至少一個穿透晶圓互連可以在電性上耦合至另一結構之一導電部件。
    在其他實施例中，本發明包括應用本說明書所揭露方法而形成之鍵結半導體結構。舉例而言，本發明之鍵結半導體結構之一實施例可以包含一第一底材結構，其包含貫穿一較薄材料層之多個穿透晶圓互連，以及被暫時鍵結至該材料層之一較厚底材本體。多個已處理半導體結構可以在電性上耦合至該些穿透晶圓互連，且在該些已處理半導體結構相反於該第一底材結構之一面，一第二底材結構可以暫時鍵結在該些已處理半導體結構上方。
    本說明書提出之闡釋，其用意並非對任何特定半導體結構、元件、系統或方法之實際意見，而僅是用來描述本發明實施例之理想化陳述。
    本說明書所用任何標題不應認為其限制本發明實施例之範圍，該範圍係由以下申請專利範圍及其法律同等效力所界定。在任何特定標題下所敘述之概念，通常亦適用於整份說明書之其他部分。
    本說明書引用了一些參考資料，為所有目的，該些參考資料之完整揭露茲以此參照方式納入本說明書。而且，相對於本發明所主張之專利標的，該些引用參考資料不論本說明書如何描述其特點，均不予承認為習知技術。
    在本說明書中，「半導體結構」一詞係指並包括形成一半導體元件時所用之任何結構。舉例而言，半導體結構包括晶粒和晶圓(例如載體底材及元件底材)，以及組裝結構或複合結構中含有在三度空間上彼此整合之兩個或更多個晶粒及/或晶圓者。半導體結構除包含半導體元件製作期間所形成之中間結構外，亦包含完全製作之半導體元件。
    在本說明書中，「已處理半導體結構」一詞係指並包括含有至少已局部形成之一個或多個元件結構之任何半導體結構。已處理半導體結構為半導體結構之一子集，所有已處理半導體結構均為半導體結構。
    在本說明書中，「鍵結半導體結構」一詞係指並包括含有附著在一起之兩個或更多個半導體結構之任何結構。鍵結半導體結構為半導體結構之一子集，所有鍵結半導體結構均為半導體結構。此外，含有一個或多個已處理半導體結構之鍵結半導體結構，亦為已處理半導體結構。
    在本說明書中，「元件結構」一詞係指並包括一已處理半導體結構之任何部分，該部分乃是、包含或定義出一半導體元件中一主動或被動組件之至少一部分，而該半導體元件則是待形成於該半導體結構上方或之中。舉例而言，元件結構包含積體電路之主動及被動組件，像是電晶體、換能器、電容、電阻、導電線、導電通孔及導電接觸墊。
    在本說明書中，「穿透晶圓互連」或「TWI」一詞係指並包括穿透一第一半導體結構至少一部分之任何導電通孔，其跨越該第一半導體結構與一第二半導體結構間之一界面，在該第一半導體結構與該第二半導體結構間提供一結構上及/或電性上之互連。在本發明所屬技術領域中，穿透晶圓互連亦有其他名稱，像是「穿透矽通孔(through silicon vias)」、「穿透底材通孔(through substrate vias)」、「穿透晶圓通孔(through wafer vias)」，或前述名稱之英文簡稱，譬如「TSV」或「TWV」。穿透晶圓互連穿透一半導體結構之方向，通常大致垂直於該半導體結構中大致平坦之該些主要表面(亦即平行於「Z」軸之方向)。
    依照本發明一些實施例，可回收底材結構被暫時鍵結至半導體結構，並用於形成鍵結半導體結構。在形成鍵結半導體結構製程之不同時刻，該些可回收底材結構會從該些半導體結構移除。
    在整個製程階段期間，該些可回收底材結構可為中介層提供支撐。此外，使可回收底材結構及中介層間之可鍵解界面受到操控，以控制該TSV之寬高比及中介層之最終厚度(亦即較薄之中介層會造成較低之TSV寬高比)。
    圖1A至1C呈現一底材結構120(圖1C)之製作，該底材結構可為本發明一些實施例所採用。參照圖1A，提供一底材結構100，使其在相對較厚之一底材本體104上包含相對較薄之一材料層102。在一些實施例中，該底材結構100可以包含平均直徑為數百公釐或更大之一晶圓級底材。作為非限制性質之範例，該較薄材料層102所具有之平均厚度可以為大約200微米(200 μm)或更薄、大約100微米(100 μm)或更薄，或甚至大約50微米(50 μm)或更薄。該較厚底材本體104所具有之平均厚度，舉例而言，可以介於大約300微米(μm)至750微米或以上。
    該較薄材料層102可以包含一種半導體材料，例如矽或鍺。此種半導體材料可以為多晶或至少實質上由單晶材料組成，且此種半導體材料可以為有摻雜或無摻雜。在其他實施例中，該較薄材料層102可以包含一種陶瓷材料，例如一種氧化物(例如氧化矽(SiO2)、氧化鋁(Al2O3)等等)、一種氮化物(例如氮化矽(Si3N4)、氮化硼(BN)等等)，或一種氮氧化物(例如氮氧化矽(SiON))。
    該較厚底材本體104所具有之組成可以不同於該較薄材料層102之組成，但其本身可以包含上文中關於該較薄材料層102所述之一種半導體材料或一種陶瓷材料。在其他實施例中，該較厚底材本體104可以包含一種金屬或金屬合金。
    在一些實施例中，該較薄材料層102可以利用暫時性鍵結技術暫時附著至該較厚底材本體104，例如在2010年7月15日以Sadaka等人之名提出之美國專利申請案12/837,326號中所揭露之技術，該申請案全部內容茲以此參照方式納入本說明書。
    該較厚底材本體104可包含該底材結構100中可回收及可再利用之一部分，如下文所詳述。
    參照圖1B，多個穿透晶圓互連112可以形成並貫穿該較薄材料層102，以形成圖1B之底材結構110。形成該些穿透晶圓互連112之各種製程已為本發明所屬技術領域所知，且可以為本發明之實施例所採用。作為非限制性之一範例，可以在該較薄材料層102之曝露主要表面上方提供帶有圖案之一遮罩層。該圖案遮罩層可以包含多個孔隙，該些孔隙在欲形成貫穿該較薄材料層102之該些穿透晶圓互連112之位置處貫穿該圖案遮罩層。接著可以利用一種蝕刻製程(例如各向異性濕式化學蝕刻製程，或各向異性乾式反應離子蝕刻製程)蝕刻出貫穿該較薄材料層102之通孔。另一範例可包含在該較薄材料層102之曝露主要表面上方進行雷射鑽孔以形成通孔。形成該些通孔後，便可將該圖案遮罩層移除，然後以一種或多種導電之金屬或金屬合金(例如銅或一種銅合金)，或以多晶矽，填充該些通孔，以形成該些穿透晶圓互連112。舉例而言，物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、無電電鍍製程及電解電鍍製程其中一種或多種可用於在該些通孔中提供導電材料並形成該些穿透晶圓互連112。
    形成貫穿該較薄材料層102之該些穿透晶圓互連112後，便可以在該較薄材料層102相反於該較厚底材本體104之一面，將一個或多個重分佈層(RDL)122形成於該較薄材料層102上方，以形成圖1C所示之底材結構120。如同在本發明所屬技術領域中已知，重分佈層可以用於重新分佈一第一結構或元件之電性部件之位置，以容納所要耦合之另一結構或元件上之導電部件模式。換言之，一重分佈層可以在其第一面具有一第一導電部件模式，並在與該第一面相反之第二面具有不同之第二導電部件模式。如圖1C所示，該重分佈層122可以包含多個導電部件124，該些導電部件配置在一介電材料126內並被該介電材料圍繞。該些導電部件124可以包含導電墊、橫向延伸之導電線或導電跡線，及縱向延伸之導電通孔其中一種或多種。此外，該重分佈層122可以包含一層一層依序覆蓋而形成之多層，其中每一層皆包含導電部件124及介電材料126，且某一層中的導電部件124可以與相鄰層之導電部件124有直接的物理接觸及電性接觸，這樣該重分佈層122之該些導電部件124便會從該重分佈層122之一面，連續穿過該介電材料126，延伸到該重分佈層122之相反面。在該重分佈層122與該較薄材料層102及該些穿透晶圓互連112相鄰之那一面，該重分佈層122中該些導電部件124所配置之模式，可以與該些穿透晶圓互連112所配置之模式互補，這樣該些穿透晶圓互連112便會與該重分佈層122中該些對應導電部件124有直接的物理接觸及電性接觸。如上文所述，該重分佈層122中該些導電部件124之模式可以從該重分佈層122之一面，跨越該重分佈層122之厚度，重分佈至該重分佈層122之另一面。
    該重分佈層122可提供形成定制化佈線模式(customized routing pattern)之可能性。舉例而言，定制化重分佈層所形成之佈線模式，可以為一已處理半導體結構或多個結構上之金屬化層之佈線模式之鏡像，而該已處理半導體結構或多個結構稍後將鍵結在該較薄材料層102表面上。
    該重分佈層122還可提供「扇入」及/或「扇出」之可能性。舉例而言，在有扇入重分佈層之情況下，除因元件結構之鄰近效應而造成之其他限制外，元件結構(例如一晶片元件)會限制可供接點及被動元件結構使用之面積。在有扇出重分佈層之情況下，扇入限制會被消除，從而為使用標準CMOS後段製程之佈線提供變通性。在此等重分佈層中形成之被動元件可以利用重分佈層中可供使用之厚金屬及低k介電材料。因此，與製作在元件結構(例如一晶片元件)上之被動元件相較，在此等重分佈層中形成之被動元件會展現更佳之性能特徵。
    參照圖1D，形成該重分佈層122之後，便可以在該底材結構120之較薄材料層102相反於該較厚底材本體104之一面，將至少一個已處理半導體結構132A鍵結在該較薄材料層102上方，以形成圖1D之結構130。舉例而言，該至少一個已處理半導體結構132A可以直接鍵結至該重分佈層122，如圖1D所示。
    在一些實施例中，可以在該底材結構120之較薄材料層102相反於該較厚底材本體104之一面，將多個已處理半導體結構132A、132B、132C鍵結至該較薄材料層102上方之重分佈層122，如圖1D所示。該些已處理半導體結構132A、132B、132C可以沿著一共同平面在橫向上並列配置，該共同平面被定向為平行於該第一底材結構120之一主要表面，如圖1D所示。換言之，該些已處理半導體結構132A、132B、132C中的每一個可以在該底材結構120上佔據一不同區域，且從其所在位置可以畫出一平面，其平行於該第一底材結構120之一主要表面，而該主要表面係穿過該些已處理半導體結構132A、132B、132C中每個已處理半導體結構。
    該些已處理半導體結構132A、132B、132C其中一個或多個可以包含像是半導體晶粒(由矽或其他半導體材料製成)，亦可以包含電子信號處理器、記憶元件、微機電系統(MEMS)及光電元件(例如發光二極體、雷射、光電二極體、太陽能電池等等)其中一種或多種。
    將該些已處理半導體結構132A、132B、132C鍵結至該底材結構120時，可以使該些已處理半導體結構132A、132B、132C之導電部件134在電性上與該重分佈層122之導電部件124及貫穿該較薄材料層102之該些穿透晶圓互連112耦合。
    將該些已處理半導體結構132A、132B、132C鍵結至該底材結構120所用之鍵結製程，可以在大約400℃或更低之一個或多個溫度下進行。在一些實施例中，可以利用在大約400℃或更低之一個或多個溫度下實施之一種熱壓直接鍵結製程，將該些已處理半導體結構132A、132B、132C鍵結至該底材結構120。在其他實施例中，可以利用在大約200℃或更低之一個或多個溫度下實施之一種超低溫直接鍵結製程，將該些已處理半導體結構132A、132B、132C鍵結至該底材結構120。在一些例子中，該鍵結製程可以在大約為室溫之溫度下實施。在此等較低溫度下進行鍵結製程，可以避免在無意間損壞該些已處理半導體結構132A、132B、132C中的元件結構。此外，在一些實施例中，該鍵結製程可以包含一表面輔助鍵結製程。該直接鍵結製程可以包含氧化物對氧化物(例如二氧化矽對二氧化矽)之直接鍵結製程，及/或金屬對金屬(例如銅對銅)之直接鍵結製程。
    在一些實施例中，可以利用一種或多種三度空間集積製程，將額外的已處理半導體結構堆疊在該些已處理半導體結構132A、132B、132C上方，並使其與該些已處理半導體結構132A、132B、132C在電性上及物理上耦合。茲將此等製程之範例參照圖1E至1H敘述如下。
    參照圖1E，將該些已處理半導體結構132A、132B、132C鍵結至該底材結構120後，便可以將一種低應變介電材料138沉積在該些已處理半導體結構132A、132B、132C上方及四周，以形成圖1E之結構140。該介電材料138可以包含，舉例而言，一種聚合物材料或一種氧化物材料(例如氧化矽)，且該介電材料138可以利用諸如一種旋轉塗佈製程、一種化學氣相沉積(CVD)製程或一種物理氣相沉積(PVD)製程加以沉積。
    該介電材料138可以保形(conformal)方式沉積在圖1D之結構130上方，以使該介電材料138之曝露主要表面139包含高峰及低谷。該些高峰可位於該些已處理半導體結構132A、132B、132C上方，該些低谷可位於該些已處理半導體結構132A、132B、132C之間區域上方方，如圖1E所示。
    參照圖1F，該介電材料138之曝露主要表面139可以予以平坦化，且該介電材料138之一部分可加以移除，以使該些已處理半導體結構132A、132B、132C穿過該介電材料138曝露出來，並形成圖1F所示之結構150。舉例而言，可以利用一種化學蝕刻製程(乾式或濕式)、一種機械研磨製程，或一種化學機械研磨(CMP)製程，使該介電材料138之曝露主要表面139平坦化、移除該介電材料138之一部分，並使該些已處理半導體結構132A、132B、132C穿過該介電材料138曝露出來。
    在一些實施例中，該些已處理半導體結構132A、132B、132C可以包含高度不同之已處理半導體結構。在此種情況下，可以對該介電材料138進行平坦化，使高度最大的已處理半導體結構曝露出來，接著再進行晶粒薄化及介電研磨之結合，以使該結構150變得平坦。
    如圖1G所示，額外之多個穿透晶圓互連162可以形成並至少局部穿過該些已處理半導體結構132A、132B、132C，以形成該結構160。所形成之該些額外穿透晶圓互連162可以從該些已處理半導體結構132A、132B、132C之曝露主要表面貫穿該些已處理半導體結構132A、132B、132C，而延伸至該些已處理半導體結構132A、132B、132C內之導電部件134。該些穿透晶圓互連162可以如前文關於形成該些穿透晶圓互連112所述而形成。但該些製程之溫度可被限制在大約400℃或更低，以免損及該些已處理半導體結構132A、132B、132C內之元件結構。
    參照圖1H，形成該些額外穿透晶圓互連162之後，便可以利用上文中關於圖1D至1G所述之該些製程提供額外之已處理半導體結構132D、132E、132F，使之在縱向上位於該些已處理半導體結構132A、132B、132C上方，以形成圖1H所示之鍵結半導體結構170。作為一範例，一已處理半導體結構132D可以直接鍵結至該已處理半導體結構132A，一已處理半導體結構132E可以直接鍵結至該已處理半導體結構132B，且一已處理半導體結構132F可以直接鍵結至該已處理半導體結構132C。該些鍵結製程之溫度可以限制在大約400℃或更低，以免損及該些已處理半導體結構132A至132F內之元件結構，且該些鍵結製程可以包含一種非熱壓直接鍵結製程或一種超低溫直接鍵結製程。此外，在一些實施例中，該些直接鍵結製程可以包含表面輔助鍵結製程。
    在此組構中，該些已處理半導體結構132D、132E、132F沿著被定向為垂直於該第一底材結構120中該些主要表面之直線，在縱向上分別配置在該些已處理半導體結構132A、132B、132C上方。舉例而言，該已處理半導體結構132A及該已處理半導體結構132D係沿著被定向為垂直於該第一底材結構120中該些主要表面之一條共同線，在縱向上配置成一個在上一個在下。換言之，從該已處理半導體結構132A及該已處理半導體結構132D配置之方式可以畫出一條共同線，該共同線會穿過該已處理半導體結構132A及該已處理半導體結構132D而垂直於該第一底材結構120之該些主要表面。
    將該些已處理半導體結構132D、132E、132F鍵結至該些已處理半導體結構132A、132B、132C之後，便可以形成額外之穿透晶圓互連172使其至少局部穿過該些已處理半導體結構132D、132E、132F。所形成之該些額外穿透晶圓互連172可以從該些已處理半導體結構132D、132E、132F之曝露主要表面貫穿該些已處理半導體結構132D、132E、132F，而延伸至該些穿透晶圓互連162或該些已處理半導體結構132A、132B、132C之其他導電部件。該些穿透晶圓互連172可以依照前文關於形成該些穿透晶圓互連112之敘述而形成。但該些製程之溫度可被限制在大約400℃或更低，以免損及該些已處理半導體結構132A至132F內之元件結構。
    上文所述與圖1D至1G有關之該些製程可以視需要重複一次或多次，以在三度空間集積製程中將任何數目之其他已處理半導體結構層在縱向上集積於該些已處理半導體結構132A至132F上方。
    參照圖1I，在該些已處理半導體結構132A至132F相反於該底材結構120之一面，可以將一第二底材結構182鍵結至該些已處理半導體結構132A至132F上方，以形成圖1I所示之鍵結半導體結構180。
    該第二底材結構182之組成可以至少實質上為均質，或者，該第二底材結構182可以包括一多層結構，而該多層結構包含具有不同組成之多個層。作為非限制性之一範例，該第二底材結構182可以包含一種半導體材料，例如矽或鍺。此種半導體材料可以為多晶或至少實質上由單晶材料組成，且此種半導體材料可以為有摻雜或無摻雜。在其他實施例中，該第二底材結構182可以包含一種陶瓷材料，例如一種氧化物(例如氧化矽(SiO2)、氧化鋁(Al2O3)等等)、一種氮化物(例如氮化矽(Si3N4)、氮化硼(BN)等等)，或一種氮氧化物(例如氮氧化矽(SiON))。在一些實施例中，該第二底材結構182也可以包含一種金屬或金屬合金。
    該第二底材結構182所具有之平均厚度可以介於，舉例而言，大約1.5微米(μm)及數公分之間。
    在一些實施例中，該第二底材結構182可以如前所述，利用諸如2010年7月15日以Sadaka等人之名提出之美國專利申請案12/837,326號中所揭露之技術，暫時附著至圖1H之半導體結構170。該第二底材結構182可以直接鍵結至該些已處理半導體結構132D至132F之介電材料174之該些曝露表面及該些已處理半導體結構132D至132F中穿透晶圓互連172之該些曝露表面其中一個或多個。
    參照圖1J，將該第二底材結構182暫時鍵結至該半導體結構170(圖1H)後，便可將該第一底材結構120之較厚底材本體104鍵解或以其他方式移除，留下該第一底材結構120之較薄材料層102及貫穿該材料層之該些穿透晶圓互連112鍵結至該重分佈層122及該些已處理半導體結構132A至132F。舉例而言，可以採取不會對該較厚底材本體104造成顯著或無法修復損壞之方式，將該較厚底材本體104從該較薄材料層102分離並回收。
    作為一個選項，可以在每一穿透晶圓互連112之曝露端上提供一導電凸塊192，以形成圖1J之鍵結半導體結構190。該些導電凸塊192可以包含一種導電金屬或金屬合金，諸如可回流軟焊之合金，且該些導電凸塊192可以使該鍵結半導體結構190中該些穿透晶圓互連112在結構上及電性上易於與另一結構202之導電部件耦合，該另一結構202可以為更高階層之一底材或元件，或包含更高階層之一底材或元件。
    例如，如圖1K所示，圖1J之鍵結半導體結構190可以在結構上及電性上耦合至該結構202。舉例而言，該結構202可以包含另一已處理半導體結構或一印刷電路板。如圖1J所示，該結構202可以包含多個導電部件204及一圍繞介電材料206。舉例而言，該些導電部件204可以包含鍵結墊。該些導電凸塊192可以對準並緊靠該些導電部件204。該些導電凸塊192可受熱以造成該些導電凸塊192之材料回流，之後，該材料可予以降溫並固化，從而形成該些穿透晶圓互連112與該結構202中該些導電部件204間之結構性及電性鍵結。
    參照圖1L，將該些穿透晶圓互連112在結構上及電性上耦合至該結構202之該些導電部件204後，便可移除該第二底材結構182(圖1K)，以形成圖1L所示之鍵結半導體結構210。
    將該第一底材結構120之較厚底材本體104及該第二底材結構182從該鍵結半導體結構移除後，該較厚底材本體104及/或該第二底材結構182可予以回收並再利用。舉例而言，該較厚底材本體104及/或該第二底材結構182可在前述形成鍵結半導體結構(例如類似圖1L之鍵結半導體結構210之一鍵結半導體結構)之方法中再使用一次或多次。
    圖1L之鍵結半導體結構210可視需要予以進一步處理，使之適合其預定用途。作為非限制性之一範例，可以在該鍵結半導體結構210之至少一部分之上方提供一種保護性之塗層或包覆材料，及/或在該結構202與各個導電凸塊192間及四周之材料層102間，提供一種保護性之鍵結材料。
    在本發明之一些實施例中，於形成鍵結半導體結構方法期間，如本說明書所述被暫時鍵結至半導體結構並在最後從半導體結構移除之該些底材結構其中一個或多個可以包含一絕緣體上半導體(SeOI)底材，像是一絕緣體上矽(SOI)底材。
    舉例而言，圖2A呈現可為本發明實施例採用之一絕緣體上半導體底材300之一範例。該絕緣體上半導體底材300包含一半導體材料層302，其配置在一介電絕緣層303上方，該介電絕緣層可以配置在相對較厚之一底材本體304上。在此等底材結構中，該絕緣層303通常稱為「埋置」層，例如「埋置氧化物」層。
    相較於該較厚底材本體304，該半導體材料層302及該絕緣層303相對較薄。作為非限制性質之範例，該半導體材料層302所具有之平均厚度可以為大約10微米(10 μm)或更薄、大約100奈米(100 nm)或更薄，或甚至大約10奈米(10 nm)或更薄。該絕緣層303所具有之平均厚度可以為大約1微米(1 μm)或更薄、大約200奈米(200 nm)或更薄，或甚至大約10奈米(10 nm)或更薄。該較厚底材本體304所具有之平均厚度可以，舉例而言，介於大約750微米(μm)及數公分之間。
    該半導體材料層302可以包含一種半導體材料，例如矽或鍺。此種半導體材料可以為多晶或至少實質上由單晶材料組成，且此種半導體材料可以為有摻雜或無摻雜。該絕緣層303可以包含一種陶瓷材料，例如一種氧化物(例如氧化矽(SiO2)、氧化鋁(Al2O3)等等)、一種氮化物(例如氮化矽(Si3N4)、氮化硼(BN)等等)，或一種氮氧化物(例如氮氧化矽(SiON))。該較厚底材本體304所具有之組成可以不同於該半導體材料層302及/或該絕緣層303之組成，但其本身可以包含上文敘述該半導體材料層302及該絕緣層303時提及之一種半導體材料或一種陶瓷材料。在其他實施例中，該較厚底材本體304可以包含一種金屬或金屬合金，不過以矽或表現出匹配CTE之另一種選定材料為佳。
    參照圖2B，多個穿透晶圓互連312可以形成並貫穿該半導體材料層302，以形成圖2B所示之底材結構310，如前文參照圖1B討論穿透晶圓互連112時所述。形成貫穿該半導體材料層302之該些穿透晶圓互連312後，便可以如先前參照圖1C至1I之敘述，對該底材結構310進行處理，以形成圖2C所示之鍵結半導體結構380。該鍵結半導體結構380實質上與圖1I之鍵結半導體結構180類似，但包含了其上有一重分佈層122之圖2B之底材結構310，以取代該第一底材結構120。
    形成圖2C之鍵結半導體結構380後，便可如前文所述，將該絕緣層303及該底材本體304從該鍵結半導體結構380移除。該底材本體304可如前述，予以回收並再利用。移除該絕緣層303及該底材本體304後，便可如前文中參照圖1J至1L之敘述，對所獲得之鍵結半導體結構進行處理。
    如前文中關於圖1K之敘述所提及，在一些實施例中，圖1J之鍵結半導體結構190所附著之額外結構202可包含另一已處理半導體結構。茲將此種方法之一範例參照圖3A至3D敘述如下。
    圖3A呈現一鍵結半導體結構400，其可如前文參照圖1I及1J所述，經由從該鍵結半導體結構180移除該第一底材結構120之底材本體104，但不在該些穿透晶圓互連112上提供該些導電凸塊192(圖1J)而形成。
    參照圖3B，一額外已處理半導體結構412可以直接鍵結至該材料層102、該些穿透晶圓互連112，或該材料層102及該些穿透晶圓互連112兩者。
    作為非限制性質之範例，該額外已處理半導體結構412可包含一半導體晶粒，也可以包含電子信號處理器、記憶元件、及光電元件(例如發光二極體、雷射、光電二極體、太陽能電池等等)其中一種或多種。
    將該額外已處理半導體結構412鍵結至該材料層102及/或該些穿透晶圓互連112所用之鍵結製程，可以在大約400℃或更低之一個或多個溫度下進行。在一些實施例中，該鍵結製程可以包含在大約400℃或更低之一個或多個溫度下實施之一種熱壓直接鍵結製程。在其他實施例中，該鍵結製程可以包含在大約200℃或更低之一個或多個溫度下實施之一種超低溫直接鍵結製程。在一些例子中，該鍵結製程可以在大約為室溫之溫度下實施。此外，在一些實施例中，該鍵結製程可以包含一表面輔助鍵結製程。該直接鍵結製程可以包含氧化物對氧化物(例如二氧化矽對二氧化矽)之直接鍵結製程，及/或金屬對金屬(例如銅對銅)之直接鍵結製程。
    如圖3B所示，額外之穿透晶圓互連414可以形成並貫穿該額外已處理半導體結構412。該些額外穿透晶圓互連414可以在該額外已處理半導體結構412直接鍵結至該材料層102及/或該些穿透晶圓互連112之前或之後形成並貫穿該額外已處理半導體結構412。該些穿透晶圓互連414至少其中一些可以延伸至該材料層102中之穿透晶圓互連112，並在結構上及電性上與該些穿透晶圓互連112耦合。
    作為一個選項，可以依照前文參照圖1J關於該些導電凸塊192之敘述，在各穿透晶圓互連414之曝露端上提供一導電凸塊416，以形成圖3B之鍵結半導體結構410。
    參照圖3C，圖3B之鍵結半導體結構410可以在結構上及電性上耦合至一結構422。舉例而言，該結構422可包含另一已處理半導體結構或一印刷電路板。如圖3C所示，該結構422可包含多個導電部件424及一圍繞介電材料426。舉例而言，該些導電部件424可以包含鍵結墊。該些導電凸塊416可以對準並緊靠該些導電部件424。該些導電凸塊416可受熱以造成該些導電凸塊416之材料回流，之後，該材料可予以降溫並固化，從而形成該些穿透晶圓互連414與該結構422中該些導電部件424間之結構性及電性鍵結。
    參照圖3D，將該些穿透晶圓互連414在結構上及電性上耦合至該結構422之該些導電部件424後，該第二底材結構182(圖3C)便可從圖3D所示之鍵結半導體結構430移除。舉例而言，可利用一種機械分裂(mechanical splitting)製程、一種蝕刻製程，或此等製程之一組合，將該第二底材結構182移除，以形成該鍵結半導體結構430。
    將該第一底材結構120之較厚底材本體104及該第二底材結構182皆從該鍵結半導體結構移除後，該較厚底材本體104及/或該第二底材結構182便可如前文所討論加以回收並再利用。
    圖3D之鍵結半導體結構430可視需要予以進一步處理，使之適合其預定用途。作為非限制性之一範例，可以在該鍵結半導體結構430之至少一部分之上方提供一種保護性之塗層或包覆材料，及/或在該結構422與該些導電凸塊416間及其四周之已處理半導體結構412間，提供一種保護性之鍵結材料。
    依照上述該些方法，經由使該第二底材結構182保持鍵結至該些已處理半導體結構132A至132F，直到該些鍵結半導體結構200、420被鍵結至該些額外結構202、422後，可避免或減少在該些鍵結半導體結構中因諸如不同材料及元件之熱膨脹係數差異而可能造成之翹曲變形、破裂及其他損壞。
    茲將本發明其他非限制性質之示範性實施例敘述如下。
    實施例1：一種形成鍵結半導體結構之方法，其包括：提供一第一底材結構，使之在相對較厚之一底材本體上包含相對較薄之一材料層；形成多個穿透晶圓互連，使之貫穿該第一底材結構之較薄材料層；在該第一底材結構之相對較薄材料層相反於該相對較厚底材本體之一面，將至少一個已處理半導體結構鍵結在該相對較薄材料層上方，並使該至少一個已處理半導體結構中至少一個導電部件在電性上與該些穿透晶圓互連中至少一個穿透晶圓互連耦合；在該至少一個已處理半導體結構相反於該第一底材結構之一面，將一第二底材結構鍵結至該至少一個已處理半導體結構上方；移除該第一底材結構之相對較厚底材本體，並留下該第一底材結構之相對較薄材料層鍵結至該至少一個已處理半導體結構；以及使該些穿透晶圓互連中至少一個穿透晶圓互連在電性上耦合至另一結構之一導電部件。
    實施例2：如實施例1之方法，其更包括在使該些穿透晶圓互連中至少一個穿透晶圓互連在電性上耦合至該另一結構之導電部件後，移除該第二底材結構。
    實施例3：如實施例1或實施例2之方法，其中提供該第一底材結構更包括將該較薄材料層暫時鍵結至該較厚底材本體，且其中移除該第一底材結構之相對較厚底材本體並留下該第一底材結構之相對較薄材料層鍵結至該至少一個已處理半導體結構包括將該較厚底材本體從該較薄材料層分離。
    實施例4：如實施例1至3中任一例之方法，其更包括在該第一底材結構之較薄材料層相反於該較厚底材本體之一面，將至少一個重分佈層形成於該較薄材料層上方後，再將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方，且其中將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方包含將該至少一個已處理半導體結構鍵結至該重分佈層。
    實施例5：如實施例1至4中任一例之方法，其中將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方包含在低於大約400℃之一個或多個溫度下，將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方。
    實施例6：如實施例1至5中任一例之方法，其中將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方包含利用一超低溫直接鍵結製程將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方。
    實施例7：如實施例1至6中任一例之方法，其中將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方包含將多個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方。
    實施例8：如實施例7之方法，其中該些已處理半導體結構中至少一些已處理半導體結構係沿著一共同平面在橫向上一個接一個配置，該共同平面被定向為平行於該第一底材結構之一主要表面。
    實施例9：如實施例8之方法，其中該些已處理半導體結構中至少一些已處理半導體結構係沿著一共同線在縱向上一個疊一個配置，該共同線被定向為垂直於該第一底材結構之一主要表面。
    實施例10：如實施例7之方法，其中該些已處理半導體結構中至少一些已處理半導體結構係沿著一共同線在縱向上一個疊一個配置，該共同線被定向為垂直於該第一底材結構之一主要表面。
    實施例11：如實施例1至10中任一例之方法，其更包括選定該另一結構，使之包含另一已處理半導體結構。
    實施例12：如實施例1至11中任一例之方法，其更包括選定該另一結構，使之包含一印刷電路板。
    實施例13：如實施例1至12中任一例之方法，其更包括選定該第一底材結構，使之包含一絕緣體上半導體(SeOI)底材。
    實施例14：如實施例13之方法，其更包括選定該第一底材結構，使之包含一絕緣體上矽(SOI)底材。
    實施例15：如實施例1至14中任一例之方法，其更包括在將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方後，形成額外之多個穿透晶圓互連，使之貫穿該至少一個已處理半導體結構。
    實施例16：如實施例1至15中任一例之方法，其更包括在一種形成鍵結半導體結構之方法中再利用該第二底材結構及該第一底材結構之較厚底材本體至少其中之一。
    實施例17：一鍵結半導體結構製作期間所形成之一中間結構，該中間結構包括：一第一底材結構，該第一底材結構包含：貫穿相對較薄之一材料層之多個穿透晶圓互連，以及被暫時鍵結至該材料層之相對較厚之一底材本體；在電性上耦合至該些穿透晶圓互連之多個已處理半導體結構；以及一第二底材結構，該第二底材結構在該些已處理半導體結構相反於該第一底材結構之一面，被暫時鍵結在該些已處理半導體結構上方。
    實施例18：如實施例17之中間結構，其中該第一底材結構包含一絕緣體上半導體(SeOI)底材。
    實施例19：如實施例17或實施例18之中間結構，其中該較薄材料層具有大約100奈米(100 nm)或更薄之平均厚度。
    實施例20：如實施例17至19中任一例之中間結構，其中該些已處理半導體結構中至少一些已處理半導體結構係沿著一共同平面在橫向上一個接一個配置，該共同平面被定向為平行於該第一底材結構之一主要表面。
    實施例21：如實施例17至20中任一例之中間結構，其中該些已處理半導體結構中至少一些已處理半導體結構係沿著一共同線在縱向上一個疊一個配置，該共同線被定向為垂直於該第一底材結構之一主要表面。
    上述該些示範性實施例並不會限制本發明之範圍，因為這些實施例僅為本發明實施例之範例，而本發明係由所附之申請專利範圍及其法律同等效力所定義。任何等同之實施例均在本發明之範圍內。事實上，對於本發明所屬技術領域具有通常知識者而言，除本說明書所示及所述者外，對於本發明之各種修改，例如替換所述元件之有用組合，都會因本說明書之敘述而變得顯而易見。換言之，本說明書所述任一示範性實施例之一項或多項特點，可以與本說明書所述另一示範性實施例之一項或多項特點結合，而成為本發明之額外實施例。此等修改及實施例亦落在本說明書所附之申請專利範圍內。
    100、110、120、310‧‧‧底材結構
    102‧‧‧材料層
    104、304‧‧‧厚底材本體
    112、162、172、312、414‧‧‧穿透晶圓互連
    122‧‧‧重分佈層
    124、204‧‧‧導電部件
    126、138、174‧‧‧介電材料
    130、140、150、160、422‧‧‧結構
    132A、132B、132C、132D、132E、132F‧‧‧已處理半導體結構
    134、424‧‧‧導電部件
    139‧‧‧曝露主要表面
    170、180、190、200、210、380、410、420、430‧‧‧鍵結半導體結構
    182‧‧‧第二底材結構
    192、416‧‧‧導電凸塊
    206、426‧‧‧圍繞介電材料
    300‧‧‧絕緣體上半導體底材
    302‧‧‧半導體材料層
    303‧‧‧介電絕緣層
    412‧‧‧額外已處理半導體結構
    儘管本說明書以申請專利範圍作結，且該些申請專利範圍已具體指出並明確主張何謂可視為本發明實施例者，但配合所附圖式閱讀本發明實施例某些範例之敘述，將更容易明白本發明實施例之優點，在所附圖式中：圖1A至1L為半導體結構之簡化截面圖，其呈現一鍵結半導體結構依照本發明之示範性實施例形成；圖2A至2C為半導體結構之簡化截面圖，其呈現本發明之鍵結半導體結構形成方法之其他實施例；以及圖3A至3D為半導體結構之簡化截面圖，其呈現本發明之鍵結半導體結構形成方法之進一步實施例。
    100‧‧‧底材結構
    102‧‧‧材料層
    104‧‧‧厚底材本體
    权利要求:
    Claims (21)
    [1] 一種形成一鍵結半導體結構之方法，該方法包括：提供一第一底材結構，使之在相對較厚之一底材本體上包含相對較薄之一材料層；形成多個穿透晶圓互連(through wafer interconnect)，使之貫穿該第一底材結構之相對較薄材料層；在該第一底材結構之相對較薄材料層相反於該相對較厚底材本體之一面，將至少一個已處理半導體結構鍵結在該相對較薄材料層上方，並使該至少一個已處理半導體結構之至少一個導電部件在電性上與該些穿透晶圓互連中至少一個穿透晶圓互連耦合；在該至少一個已處理半導體結構相反於該第一底材結構之一面，將一第二底材結構鍵結至該至少一個已處理半導體結構上方；移除該第一底材結構之相對較厚底材本體，留下該第一底材結構之相對較薄材料層鍵結至該至少一個已處理半導體結構；以及使該些穿透晶圓互連中至少一個穿透晶圓互連在電性上耦合至另一結構之一個導電部件。
    [2] 如申請專利範圍第1項之方法，其更包括在使該些穿透晶圓互連中至少一個穿透晶圓互連在電性上耦合至該另一結構之導電部件後，移除該第二底材結構。
    [3] 如申請專利範圍第1項之方法，其中提供該第一底材結構更包括將該較薄材料層暫時鍵結至該較厚底材本體，且其中移除該第一底材結構之相對較厚底材本體，留下該第一底材結構之相對較薄材料層鍵結至該至少一個已處理半導體結構包括將該較厚底材本體從該較薄材料層分離。
    [4] 如申請專利範圍第1項之方法，其更包括將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方前，先在該第一底材結構之較薄材料層相反於該較厚底材本體之一面，將至少一個重分佈層形成於該較薄材料層上方，且其中將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方包含將該至少一個已處理半導體結構鍵結至該重分佈層。
    [5] 如申請專利範圍第1項之方法，其中將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方包含在低於大約400℃之一個或多個溫度下，將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方。
    [6] 如申請專利範圍第1項之方法，其中將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方包含利用一超低溫直接鍵結製程將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方。
    [7] 如申請專利範圍第1項之方法，其中將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方包含將多個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方。
    [8] 如申請專利範圍第7項之方法，其中該些已處理半導體結構中至少一些已處理半導體結構係沿著一共同平面在橫向上一個接一個配置，該共同平面被定向為平行於該第一底材結構之一主要表面。
    [9] 如申請專利範圍第8項之方法，其中該些已處理半導體結構中至少一些已處理半導體結構係沿著一共同線在縱向上一個疊一個配置，該共同線被定向為垂直於該第一底材結構之一主要表面。
    [10] 如申請專利範圍第7項之方法，其中該些已處理半導體結構中至少一些已處理半導體結構係沿著一共同線在縱向上一個疊一個配置，該共同線被定向為垂直於該第一底材結構之一主要表面。
    [11] 如申請專利範圍第1項之方法，其更包括選定該另一結構使之包含另一已處理半導體結構。
    [12] 如申請專利範圍第1項之方法，其更包括選定該另一結構使之包含一印刷電路板。
    [13] 如申請專利範圍第1項之方法，其更包括選定該第一底材結構使之包含一絕緣體上半導體(SeOI)底材。
    [14] 如申請專利範圍第13項之方法，其更包括選定該第一底材結構使之包含一絕緣體上矽(SOI)底材。
    [15] 如申請專利範圍第1項之方法，其更包括在將該至少一個已處理半導體結構鍵結在該第一底材結構之較薄材料層上方後，形成額外之多個穿透晶圓互連，使之貫穿該至少一個已處理半導體結構。
    [16] 如申請專利範圍第1項之方法，其更包括在一種形成鍵結半導體結構之方法中再利用該第二底材結構及該第一底材結構之較厚底材本體至少其中之一。
    [17] 在一鍵結半導體結構製作期間所形成之一中間結構，該中間結構包括：一第一底材結構，其包含：多個穿透晶圓互連，其貫穿相對較薄之一材料層；以及相對較厚之一底材本體，其被暫時鍵結至該材料層；多個已處理半導體結構，其在電性上耦合至該些穿透晶圓互連；以及一第二底材結構，其在該些已處理半導體結構相反於該第一底材結構之一面被暫時鍵結在該些已處理半導體結構上方。
    [18] 如申請專利範圍第17項之中間結構，其中該第一底材結構包含一絕緣體上半導體(SeOI)底材。
    [19] 如申請專利範圍第17項之中間結構，其中該較薄材料層具有大約100奈米(100 nm)或更薄之平均厚度。
    [20] 如申請專利範圍第17項之中間結構，其中該些已處理半導體結構中至少一些已處理半導體結構係沿著一共同平面在橫向上一個接一個配置，該共同平面被定向為平行於該第一底材結構之一主要表面。
    [21] 如申請專利範圍第20項之中間結構，其中該些已處理半導體結構中至少一些已處理半導體結構係沿著一共同線在縱向上一個疊一個配置，該共同線被定向為垂直於該第一底材結構之一主要表面。
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